2020级 赵成强

赵成强,出生于山东潍坊,本科就读于南京师范大学(2016-2020),本科毕业设计题目为基于FPGA的高速数据采集系统设计,现硕士就读于南京大学ICAIS实验室。研究方向:高速SAR-ADC设计、高精度PHASE DETECTER设计、CMOS IMAGE SENSOR设计等。

 

 

 研究课题:

1、数模混合 SAR-ADC设计

SAR-ADC的架构包括:采样保持电路(Sample and Hold)、比较器(Comparator)、共源共栅电流镜(Cascode currentmirror)、逐次逼近寄存器及逻辑控制电路(SARLOGIC)。 输入电压Vin通过采样保持电路得到采样电压VshSARLOGIC 电路控制二进制电流镜对电容板放电,比较器得到每一位结果存入逐次逼近寄存器,经过八轮电容的放电后,最后并行输出 8bit数字量。SORLOGIC时序图如图1

1.SARLOGIC时序

2X-band PHASE DETECTOR (论文已被ISCAS-22录用)

随着鉴相器从模拟领域向数字领域的发展,比如EXOR门、边缘触发的JK触发器等一系列新型数字鉴相器。数字鉴相器比模拟鉴相器具有更宽的检测范围和更高的检测精度,但数次分频后鉴相器的频率范围明显减小是不可避免的。与数字鉴相器相比,模拟鉴相器更适合应用于射频电路领域。而几乎所有的模拟鉴相器都是采用混频器来实现鉴相,其输出为直流信号。输出电压的灵敏度和线性度不仅由相位差决定,还受输入信号的幅值和鉴相器的直流偏置的影响。此外,混频器电路在±90°附近的识别范围内存在较大的非线性区域。本技术通过正交调制和解调的手段,将X波段信号的相位偏移转移到中频波段(300KHz-3MHz),在时域上直接测量相位偏移量。与一系列新型数字鉴相器相比,该技术的鉴相频率范围更广,频段更高。同时解决了传统模拟鉴相器存在非线性区域以及鉴相精度低的痛点。

28nm工艺下实现了鉴相器的设计开发;本技术可应用于各类雷达和电子通讯设备。目前已流片(28nm工艺,芯片裸片如图2)。

2.PD裸片

 

论文发表:

以第一作者的身份在ISCAS-2022发表论文:An X-band Phase Detector Based on Quadrature Modulation in 28-nm CMOS.

 

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